Skip to content

Xilinx IPCore

This note for Xilinx Core implementation.

Clocking Wizard

Configure Clock Wizard using Dynamic Reconfiguration through AXI4-Lite interface.

Dòng chip Series 7 của Xilinx cung cấp các tài nguyên liên quan đến clock như MMCM và PLL (clock synthesizer). Ngoài ra, trong môi trường Vivado, Xilinx cung cấp thêm IPCore Clocking Wizard nhằm tạo giao diện làm việc đơn giản cho người dùng khi sử dụng các tài nguyên clock trên chip FPGA.

Trong quá trình chạy (run-time), các clock synthesizer có thể cấu hình lại để có thể thay đổi được giá trị tần số đầu ra.

Configuration

Giá trị tần số của một đầu ra của khối clock wizard được tính như sau:

VCO = CLKin * CLKFBOUT_MULT/DIVCLK_DIVICE

CLKOUT0 = VCO / CLKOUT0_DIVIDE

Trong quá trình chạy, khi thay đổi các giá trị CLKFBOUT_MULT (Reg-offset: 0x200) hoặc giá trị CLOCKOUT0_DEVICE (Reg-offset: 0x208) thì giá trị CLKOUT0 sẽ thay đổi. Tham khảo thêm Register Space trong tài liệu PG065.

Quy trình cấu hình lai clock

Trong PG065 mô tả quy trình cấu hình lại clock tại "Dynamic Reconfiguration through AXI4-Lite"

Lưu ý quá trình cấu hình:

  • Nhập mới giá trị thanh ghi
  • Ghi giá trị 0x7 vào thanh ghi 0x25c
  • Ghi giá trị 0x3 vào thanh ghi 0x25c

This configuration sequence is referenced from Clocking Wizard example design.

References

Back to top